テクノロジー開発本部 第１開発部 デジタル回路設計担当

ポジション概要：
半導体試験装置のファンクション試験ユニットの開発を担当する部署で、主にASICやFPGAのデジタル回路設計をご担当いただきます。

業務内容：
・ASICやFPGAのデジタル回路設計（Verilog-HDL/SystemVerilogを使用）を、開発規模に応じて3~7名程度のチームで行います。
・開発業務としては、仕様検討、設計・検証、実機評価までの作業を担当します。
・海外チームとの共同開発のテーマもあり、そこでは英語でコミュニ－ケーションをとりながら設計を行っています。
※遂行変更の範囲：会社の定める業務

必須条件：
・Verilog-HDLやSystemVerilogを使ったデジタル回路設計経験
・電子回路に関する一般的な知識

歓迎条件：
・メンバーと協力してチーム開発に貢献
・論理的思考ができる
・C言語やC++の知識・経験
・英語コミュニケーション
　※海外チームと共同開発することもあります。

当ポジションのやりがい
・新しい技術の活用やアーキテクチャの創意工夫によって、これから登場する半導体デバイス(SoC/メモリ)を試験するためのテストシステム開発に携わることができます。そして、大きな達成感を実感できます。
・海外チームとの共同開発では、日本での開発とは違った、体験・気づきを得ることができます。
・自己研鑽のために、関心のある技術セミナーや学会へ参加することもできます。

働き方：
・想定残業は月20h程度です。
・フレックス／在宅勤務を実施中。※フルリモートは不可。
勤務形態は、主にチームでの開発のため、コミュニケーションのし易さから出社が主体です。中には、週1~2回テレワークするメンバーもいます。
雇用形態：正社員
募集人数：１名
その他：
年齢不問
学歴：高専卒以上
年収例：
550万円～910万円
※上記給与情報は概算です。候補者様のご経験に合わせ個別設定いたします。
詳細はオファー面談時にお伝えします。
賞与：年 2 回

勤務地：群馬R&Dセンタ／群馬県邑楽郡明和町大輪336-1
　　　　※テレワーク可　但し開発業務に携わる為フルリモートは不可
最寄り駅：東武伊勢崎線　川俣駅
変更の範囲：会社の定める事業所
出張：国内出張　0~3回程度/年

フレックスタイム制
就業時間 08:45 ～ 17:30
コアタイム 11:00 ～14:00
休憩時間 60分
残業 月20 時間～ 30 時間程度
フレキシブルタイム　有　6:00～11:00、14:00～22:00
標準的な勤務時間帯 8:45～17:30
年間休日 127 日
完全週休二日制
土日、祝日、GW、夏季休暇、年末年始
※有給休暇の付与数ですが、入社月により変わります
※年間休日は2023年度の日数になります
※2023年度実績
GW（9日）／夏季休暇（9日）／年末年始（7日）

適性試験：有り
面接回数： 2回　※変更の可能性あり。
選考が進んだ方にはバックグラウンドチェックを実施します。